与之前的硬盘技术一样，3D NAND将达到无法满足高密度需求的地步，而替代技术也将出现。半导体和纳米技术研究机构IMEC认为答案将在于Trench 3D NAND。该研究机构的一篇题为「3D NAND Flash和FeFET在数据存储路线图中的作用」的文章讨论了NNAD单元等半导体元件如何在x、y、z（长度、宽度、高度）维度上缩小单元，以便可以在晶圆上构建更多更密集的芯片，从而降低成本或提高设备容量。在对Trench 3D NAND介绍之前，我们不妨先了解一下3D NAND。3D NAND打破了平面NAND技术按比例缩小的限制，该技术基于浮动（阈值电压会随着单元写入二进制值和电子流过而发生变化）栅极晶体管。平面或者叫2D NAND的单元尺寸从120nm逐渐缩小，但从20-15nm级别访问速度降低，读取错误率上升，编程/擦除（写入）周期数下降，这些都是因为基本上没有足够的电子可用于保持单元状态稳定。3D NAND是平面单元从水平方向翻转到垂直方向，并用串连接以形成3D层。同时，单元尺寸增加到30-50nm，x-y间距为140nm，从而增加了每比特的电子数量，使单元更容易、更快地读取，并具有更长的寿命。NAND芯片密度（容量）可以通过增加层数来提升，层数从12层增加到24层、32层、46层、96层、112层，现在是144层和176层，当然，这取决于制造商，他们甚至已经制定了200+、500+甚至1000层的路线图。3D NAND还通过向单元添加位来增加密度，从单层单元（SLC）到2位双层单元（MLC）、3位三层单元（TLC）、4位4层单元（QLC）以及正在开发中的5位五层单元（PLC）。以这种方式发展的缺陷是层数每增加一层将会延长芯片的生产，因为蚀刻64层的孔比蚀刻112层和144层的孔更容易，孔越深，持续蚀刻就越难。随着层数的增加，沉积化学物质层和蚀刻孔所需的铸造工具必须变得更加强大和复杂，从而增加成本。随着层数的增加，单元中也可能存在应力引起的错误，因此需要更精细、更精确的生产控制。但是字符串堆叠延迟是不可避免的事情，在未来的某个时候，额外的生产难度将使进入下一层技术的成本过高。有鉴于此，IMEC认为，NAND单元将不得不再次变得更小，以便能够构建更密集的芯片，从而增加硬盘容量或降低功耗并便于散热。一般来说，3D NAND采用圆柱形环栅（GAA）设计，缩小单元尺寸意味着组件层厚度和高度会降低，从而威胁到单元满足性能、稳定性和寿命要求的能力。IMEC的研究者则提出了一个类似沟槽的架构，其中「存储单元不再是圆形的。它们是在沟槽的侧壁上实现的，在沟槽的两端有两个晶体管，这显著增加了位密度」。他们认为：「从操作的角度来看，与圆形GAA NAND闪存单元相比，这种沟槽单元类似于平面单元（直立放置）。」在他们看来，「虽然它在电气特性（例如编程/擦除）方面有轻微的损失，但与GAA相比，沟槽状配置中的单元面积在x-y方向上可以减少。因此，沟槽单元被提出作为下一代NAND Flash单元架构，有望将x-y间距从今天的140nm缩小到30nm。」而z维度（高度）的减小可能需要进行重大更改。「NAND Flash层堆栈的z-shrink涉及挤压用于创建字线层的材料，包括字线金属。」IMEC表示：「较少字线金属厚度会带来不必要的电阻率增加，这会增加电阻-电容（RC）延迟并减慢访问时间。因此，IMEC正在寻找诸如Ru（钌）和Mo（钼）之类的替代金属，这些金属可能在小尺寸上具有更低的电阻率。」IMEC研究人员正在「探索电荷陷阱层、隧道电介质和金属栅叠层的替代材料，并研究它们对存储器性能的影响。」
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