摩尔定律再延续!英特尔推出堆叠式电晶体

原创: 闪德资讯 2020-12-31
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如今几乎所有数位元件背后的逻辑电路都依赖于两种成对的电晶体——NMOS 和PMOS。相同的电压讯号会将其中一个电晶体打开,而将另一个关闭。将它们放在一起意味着只有发生些微变化时电流才会流通,进而大大降低了功耗。这些成对的电晶体已经彼此栉次鳞比在一起好几十年,但是如果电路要继续缩小,它们就必须靠得更近。


有外媒报道,英特尔在IEEE 国际电子元件大会上展示了全新的逻辑电路排列方式:把一对电晶体堆叠在另一对上面。该方案有效地将一个简单的CMOS 电路所占面积减半,这意味着未来IC 集成电路芯片上的电晶体密度可能会增加一倍。 


该方案首先使用了被广泛认可的下一代电晶体结构,该结构有不同的称呼,包括奈米片(Nanosheet)、奈米带(Nanoribbon)、奈米线(Nanowire)或环绕式结构(Gate- All-Around, GAA)元件。和当前电晶体主要部分是由垂直矽鳍片组成之常见做法不同的是,英特尔奈米片的通道区是由多个相互堆叠之水平奈米级薄片组成。


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(图片来源:Intel)


修改制造步骤成为制程重点


英特尔工程师使用这些元件来打造极简的CMOS 逻辑电路,亦即所谓反向器(Inverter)。它需要两个电晶体,两个电源接线,一个输入连线和一个输出连线。即使电晶体也采取像当前并排的放置方式,但排列得非常紧凑。透过堆叠电晶体并调整互连,反向器面积得以减半。


英特尔用于打造堆叠式奈米片的配方被称为“自我对准”(Self-Aligned)制程,因为其实质上可透过相同的步骤中构建两种元件。这很重要,因为多加第二步骤(比如,在个别的晶圆上构建他们,然后再将晶圆接合在一起)可能会导致晶圆定位偏移,进而造成任何潜在电路的破坏。


该制程的核心重点是对奈米片电晶体的制造步骤进行修改。它首先从重复的矽层和矽锗层开始。然后将其蚀刻成一个又高又窄的鳍片,然后再将矽锗蚀刻掉,留下一组悬浮的矽奈米片。通常,所有的奈米片都会形成单一的电晶体。但在此,最上面两个奈米片会连接到掺磷矽(Phosphorous-Doped Silicon)上,其目的为了形成一个NMOS 元件,而底部两个奈米片则连接到了掺硼矽锗(boron- doped silicon germanium)上,以产生PMOS。


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(图片来源:Intel)


简化整合流程,将应变引进自家元件中


这整个“整合流程”当然要复杂得多,但是英特尔研究人员一直在努力使其尽可能地简单,英特尔资深研究员暨元件研究总监Robert Chau 表示。“整合流程不能太过复杂,因为这将影响到以堆叠式CMOS 制造晶片的可行性。结果证明这是一个非常实用的流程,并取得了可观的成果。”


他表示:“一旦掌握了这个诀窍,下一步就可以开始追求效能表现了。”这可能包括PMOS 元件的改进作业,目前它们在驱动电流方面落后NMOS。Chau 进一步指出,该问题的答案可能是要在电晶体通道中引进“应变”(Strain)。此一构想是透过快速通过载流子(Charge Carrier,在这种情况下为电洞)的这种方式来扭曲矽晶体晶格。英特尔早在2002 年就将应变引进至自家元件中。在IEDM 大会的另一项研究中,英特尔展示了一种能在奈米带电晶体中同时产生压缩应变(Compressive Strain)和拉伸应变(Tensile Strain)的方法。


其他研究组织也正展开堆叠式奈米片的设计研究,尽管有时将它们称为互补式场效电晶体(Complementary FET, CFET)。比利时研究组织Imec 率先提出了CFET 概念,并于去年6 月的IEEE 超大型积体电路技术研讨会(VLSI Symposia)上发表了CFET 的研究报告。但是,Imec 元件并非完全由奈米片电晶体制作而成。其底层反而是由鳍式场效电晶体(FinFET)组成,顶层则为单一奈米片。台湾研究人员曾发表一篇有关CFET实作的研究报告,该结构上的PMOS 和NMOS 各有一片奈米片。相比之下,英特尔的电路在3 奈米之奈米片PMOS 上面有一个2 奈米之奈米片NMOS,这更接近当堆叠有必要时元件该有的样子。


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