摩尔定律已走到尽头？

4月登场的“超大型积体电路国际研讨会”（VLSI-TSA/DAT）是全球半导体产业年度盛事，首场专题演讲邀请到美国 IBM 华生研究中心研究员沙希迪（Ghavam Shahidi）以“功耗改善减缓，摩尔定律是否已走到尽头？”为题，谈半导体最新制程面临功耗改善放缓的问题，并提出建议的解决之道。

1965 年提出的摩尔定律（Moore’s Law）引领半导体发展超过半世纪，是指芯片上可容纳的晶体管数目，约每隔 18 个月便会增加一倍，性能也将提升一倍，但近年的互补式金属氧化物半导体（CMOS）先进制程中，最新几代纳米节点的功耗改善程度，已出现明显的放缓，这不禁让人忧心，摩尔定律是否即将走到尽头？ 

制程推进　唯功耗降低才能提高效能
半导体的主流制程 CMOS，多年来每推进到一个新的纳米节点，最大的两个效益就是：面积可缩小 30%、功耗明显改善。以后者来看，在特定频率下，芯片功耗的降低（每次操作的耗能）是一项重要指标，因为惟有芯片的整体耗能改善，才有机会提升芯片性能，例如：可在芯片的下一代设计中，内建更多核心或新增更多功能。 

综观半导体纳米节点的历史数据，早期每一代的纳米制程进化，其功耗与上一代相较，改善的幅度都很大。以 Sony 游戏主机 Playsation 2 所采用的 250 纳米芯片为例，整体芯片的耗能为 23 瓦，演进了 3 个世代后，来到 90 纳米节点，功耗仅须 0.5 瓦，等于每一个纳米世代较前一代平均节能 72% 以上。 

14 纳米制程　节能幅度大不如前
然而，在近年几个制程中，节能幅度大不如前。以英特尔的 Core i7 做为测试标的，第一代 Core i7 采 45 纳米制程，第二代 Core i7 采 32 纳米制程，两代之间仅实现了 32% 到 50% 的能耗下降。

接下来 Core i7 在 2012 年进入了 22 纳米制程，能耗只比 32 纳米下降了 20% 至 27%。2014 年，英特尔又陆续发表采用 14 纳米的 Broadwell 及 Skylake（分别是第五、第六代的 Core i7），结果它与前一代的 22 纳米相较，功耗仅下降 0% 至 25%，节能幅度创下最低纪录。直到 2017 年推出采 14++ 纳米制程的 Core i7 芯片，节能幅度才增至 20% 到 33%。 

观察 Core i7 从 45 纳米到 14 纳米的节能数据可以看出，虽然每一代制程，芯片的面积愈缩愈小，但能够达到的能耗缩减幅度却愈来愈小，尤其在 14 纳米初期最为明显。近 2 年进入更先进的 10 纳米制程，也有类似状况，例如英特尔在 2018 年 5 月推出第一个采用 10 纳米制程的 Core i3，其功耗表现跟 14 纳米制程类似：亦即并未看到功耗大幅降低。 

在特定频率下，芯片功耗的降低是一项重要指标，因为惟有芯片的整体耗能改善，才有机会提升芯片性能。

挑战极限　可考虑不同半导体架构
这个是否代表摩尔定律已逼近极限？如果芯片在每个新世代的制程无法达到明显的功耗下降，确实会导致芯片效能出现瓶颈，因为芯片能否置入更多核心，能否新增更多功能，都与能耗息息相关。 

展望未来，若要改善功耗，关键之一在于必须将半导体元件的电容降低。我认为，不论是业界目前初迈入的 7 纳米，甚或是未来更先进的纳米制程，也要准备好 3 种不同架构的选项来改善功耗：一是继续采行鳍式场效晶体管（FinFET）架构，设法将 FET 的栅极高度降低。FinFET 架构虽蔚为主流，却因栅极底部不导电及栅极过高，造成寄生电容产生，若能解决此一问题，应可见到功耗的改善。二是转向纳米线（Nano-wires）或垂直式 FET（Vertical FET）等 3D 架构，以降低寄生电容和电阻；三是将平面式（Planar）架构纳入考量，例如 SOI（绝缘层上硅晶体）的原理是在硅晶体之间，加入绝缘体物质，可使寄生电容减少。